【專利解密】打響芯片2nm“戰(zhàn)爭(zhēng)” 臺(tái)積電鰭片結(jié)構(gòu)新方案促進(jìn)微縮化

【嘉勤點(diǎn)評(píng)】臺(tái)積電發(fā)明的通過(guò)改進(jìn)鰭片結(jié)構(gòu)而完成芯片微縮化的集成電路裝置方案，通過(guò)新型的鰭片結(jié)構(gòu)以及利用介電質(zhì)的堆疊，實(shí)現(xiàn)了更高尺寸的鰭片結(jié)構(gòu)。不僅有利于提高芯片的性能，同時(shí)也有利于實(shí)現(xiàn)芯片的微縮化。

現(xiàn)代科技在集成電路材料的設(shè)計(jì)上取得了卓越的成就，并逐漸發(fā)展了好幾代集成電路。每一代與上一代相比，均具有更小、更復(fù)雜的結(jié)構(gòu)，在減少尺寸的同時(shí)增加了芯片的功能密度。

這個(gè)微縮化的過(guò)程，總體上是以增加生產(chǎn)效率與降低相關(guān)成本為目的，同時(shí)也使得集成電路結(jié)構(gòu)變得愈加復(fù)雜。因?yàn)楫?dāng)芯片尺寸不斷縮小時(shí)，芯片的性能和晶體管能效管理會(huì)變得更加難以控制。

現(xiàn)有技術(shù)中，通常采用鰭式場(chǎng)效晶體管裝置來(lái)改善芯片的性能，因?yàn)樵谶@種晶體管裝置中，柵極環(huán)繞著通道的三個(gè)側(cè)面，通常將虛置柵極形成于平行走向的鰭片結(jié)構(gòu)上方，接著在柵極的側(cè)壁上形成側(cè)壁間隔物。在側(cè)壁間隔物形成后，再在柵極兩側(cè)的鰭片結(jié)構(gòu)上形成源極和漏極區(qū)。其中，虛置柵極可以用真實(shí)柵極取代，例如使用金屬材料等導(dǎo)電材料。

然而，當(dāng)節(jié)點(diǎn)的節(jié)距尺寸變得越來(lái)越小時(shí)，多個(gè)鰭片結(jié)構(gòu)之間虛置柵極的空間也變得越來(lái)越狹小，在重蝕刻時(shí)可能會(huì)對(duì)鰭片結(jié)構(gòu)造成損害，并因此限制了鰭片結(jié)構(gòu)的節(jié)距與尺寸的小型化發(fā)展。

因此，臺(tái)積電在2021年3月15日申請(qǐng)了一項(xiàng)名為“集成電路裝置的結(jié)構(gòu)及其制造方法”的發(fā)明專利（申請(qǐng)?zhí)枺?02110274387.X），申請(qǐng)人為臺(tái)灣積體電路制造股份有限公司。

根據(jù)該專利目前公開(kāi)的相關(guān)資料，讓我們一起來(lái)看看這項(xiàng)方案吧。

如上圖，為具有改善節(jié)距微縮化的鰭式場(chǎng)效晶體管的結(jié)構(gòu)示意圖，在基板102上形成有一組鰭片結(jié)構(gòu)104，可以看到，空間103將許多個(gè)鰭片結(jié)構(gòu)分隔成不同的群集101。在該方案中，這些鰭片結(jié)構(gòu)的節(jié)距小于24納米，鰭片結(jié)構(gòu)之間的空間距離范圍為約5~10納米，高度為50~60納米。由此，相較于普通的鰭片，這些鰭片的高度就顯得很大了，而更高的鰭片也有助于改善裝置性能。

這些鰭片的結(jié)構(gòu)均為伸長(zhǎng)的鰭片狀結(jié)構(gòu)，其走向彼此互相平行，從上圖中，我們也可以從垂直剖面的視角看到鰭片結(jié)構(gòu)走向的方向。此外，該方案的半導(dǎo)體基板使用的是硅基板，其也是硅晶圓的一部分，在結(jié)構(gòu)上是一種具有均勻組成的單一膜層的材料。在鰭片結(jié)構(gòu)上，還形成有硬遮罩層106與光刻膠層，光刻膠通過(guò)掩膜暴露于光源下，緊接著就被顯影以保留所需要的部分。

而在每組鰭片之間都留有大面積的空白，這部分就是鰭式場(chǎng)效晶體管的隔離結(jié)構(gòu)，這部分結(jié)構(gòu)為介電材料，用來(lái)將每組鰭片進(jìn)行電性隔離。在沉積淺溝槽隔離材料后，進(jìn)一步應(yīng)用化學(xué)機(jī)械拋光處理使得工作件的頂表面變得平坦，同時(shí)使得硬遮罩層暴露出來(lái)。

如上圖，為沿著柵極間隔物展示的鰭式場(chǎng)效晶體管裝置，柵極的側(cè)壁間隔物由上部間隔物124和下部間隔物126組成，分別位于柵極的上部和下部。下部間隔物的頂部與鰭片結(jié)構(gòu)的頂表面相挨著，二者的頂表面處于共平面。因此，上部間隔物的底表面同樣與鰭片結(jié)構(gòu)的頂表面處于共平面。此外，在多個(gè)鰭片群集之間的空間中，上部間隔物的底部直接接觸了部分第二介電層116以及第一介電層112，由此形成了介電質(zhì)堆疊。

如上圖，為鰭式場(chǎng)效晶體管裝置的結(jié)構(gòu)示意圖，可以看到柵極裝置134包括了側(cè)壁間隔物，其具有上部間隔物及下部間隔物，并且上側(cè)壁間隔物及下側(cè)壁間隔物兩者皆將柵極裝置與源極和漏極區(qū)128進(jìn)行了隔離。

最后，我們可以看到，上圖為這種具有改善節(jié)距微縮化的鰭式場(chǎng)效晶體管結(jié)構(gòu)的制備方法流程圖。首先，在基板上形成第一組鰭片，鰭片的結(jié)構(gòu)可由圖案化工藝處理，通過(guò)光刻的方式形成。并在多個(gè)鰭片結(jié)構(gòu)之間設(shè)置犧牲材料，犧牲材料可選擇氮化硅或者硅化鍺，這些材料比較容易契入多個(gè)鰭片結(jié)構(gòu)之間的空間。

其次，在鰭片結(jié)構(gòu)和犧牲材料的上方設(shè)置虛置柵極，并在其上形成側(cè)壁結(jié)構(gòu)。通過(guò)橫向蝕刻犧牲材料來(lái)在側(cè)壁間隔物下方留下孔洞，孔洞的厚度大于側(cè)壁結(jié)構(gòu)，約為5~15納米。最后，將虛置柵極移除并在鰭片結(jié)構(gòu)上方形成真實(shí)柵極，從而得到更高結(jié)構(gòu)的鰭片結(jié)構(gòu)并得到更加微縮化的結(jié)構(gòu)。

以上就是臺(tái)積電發(fā)明的通過(guò)改進(jìn)鰭片結(jié)構(gòu)而完成芯片微縮化的集成電路裝置方案，該方案通過(guò)新型的鰭片結(jié)構(gòu)以及利用介電質(zhì)的堆疊，實(shí)現(xiàn)了更高尺寸的鰭片結(jié)構(gòu)。不僅有利于提高芯片的性能，同時(shí)也有利于實(shí)現(xiàn)芯片的微縮化。

,四房bobo,蘇眠月慕霆最新章節(jié)全文免費(fèi)閱讀,戴爾智能手機(jī) http://www.cityruyi.com/lm-2/lm-3/31985.html